Bezpieczeństwo dzialania systemu wnioskowania rozmytego w FPGA

Wiarygodno¿¿ systemu zwi¿zanego z bezpiecze¿stwem mo¿na przeprowadzi¿ za pomoc¿ analizy jako¿ciowej i ilo¿ciowej w celu powi¿zania poziomu nienaruszalno¿ci bezpiecze¿stwa (SIL). Analizy te opieraj¿ si¿ na mi¿dzynarodowych standardach, takich jak norma IEC 61508 i norma ISA. Istniej¿ ró¿ne metody tworzenia tego typu analiz: schemat blokowy niezawodno¿ci (RBD), analiza drzewa b¿¿dów (FTA) oraz modele Markowa. W niniejszej ksi¿¿ce zaproponowano analiz¿ bezpiecznego sterownika logiki rozmytej (SFLC) zaimplementowanego w uk¿adzie FPGA o architekturze 1 z 2 (1oo2) i zastosowano dwie metody oceny. Pokazujemy, jak na podstawie parametrów charakterystyki sprz¿tu, takich jak wskänik niebezpiecznych wykrytych i niewykrytych awarii, pokrycie diagnostyczne, interwä testu dowodowego i inne parametry obliczy¿ ¿rednie prawdopodobie¿stwo niebezpiecznej awarii na ¿¿danie, a w konsekwencji okre¿li¿ poziom nienaruszalno¿ci bezpiecze¿stwa (SIL) dla SFLC.

Pagina's: 136, Paperback, Wydawnictwo Nasza Wiedza