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CMOS-Entwurf eines Baum-Multiplikators unter Verwendung von VLSI-Technologie mit geringem Stromverbrauch und Volladdierern

Name: CMOS-Entwurf eines Baum-Multiplikators unter Verwendung von VLSI-Technologie mit geringem Stromverbrauch und Volladdierern
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Bol Es wird eine Modifikation der Wallace-Reduktion vorgestellt, die gewährleistet, dass die Verzögerung dieselbe ist wie bei der herkömmlichen Wallace-Reduktion. Das modifizierte Reduktionsverfahren reduziert die Anzahl der Halbaddierer erheblich; so lassen sich Implementierungen mit 80 Prozent weniger Halbaddierern als bei Standard-Wallace-Multiplikatoren realisieren, wobei die Anzahl der Volladdierer nur geringfügig zunimmt. Bei CMOS erhöht das Hinzufügen eines einzelnen Eingangs die Anzahl der Bauteile um 2 und damit auch die Ausbreitungsverzögerung. Es wurden neue Logikkonzepte entwickelt, um die Ausbreitungsverzögerung und die Chipfläche zu minimieren.

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Es wird eine Modifikation der Wallace-Reduktion vorgestellt, die gewährleistet, dass die Verzögerung dieselbe ist wie bei der herkömmlichen Wallace-Reduktion. Das modifizierte Reduktionsverfahren reduziert die Anzahl der Halbaddierer erheblich; so lassen sich Implementierungen mit 80 Prozent weniger Halbaddierern als bei Standard-Wallace-Multiplikatoren realisieren, wobei die Anzahl der Volladdierer nur geringfügig zunimmt. Bei CMOS erhöht das Hinzufügen eines einzelnen Eingangs die Anzahl der Bauteile um 2 und damit auch die Ausbreitungsverzögerung. Es wurden neue Logikkonzepte entwickelt, um die Ausbreitungsverzögerung und die Chipfläche zu minimieren.

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