Dwurdzeniowy procesor RISC z konfigurowalnym sprz¿tem wykorzystuj¿cym VERILOG

Ksi¿¿ka ta przedstawia projekt i architektur¿ dynamicznie skalowalnego dwurdzeniowego procesora ruroci¿gowego. Metodologia projektu polega na po¿¿czeniu dwóch procesorów, w którym dwa niezale¿ne rdzenie mog¿ dynamicznie przeksztäcä si¿ w wi¿ksz¿ jednostk¿ przetwarzaj¿c¿ lub mog¿ by¿ wykorzystywane jako odr¿bne elementy przetwarzaj¿ce w celu osi¿gni¿cia wysokiej wydajno¿ci sekwencyjnej i wysokiej wydajno¿ci równoleg¿ej. Procesor oferuje dwa tryby dziäania. Tryb 1 to tryb wielozadaniowy do wykonywania strumieni instrukcji o mniejszej szeroko¿ci danych, tzn. kädy rdze¿ mo¿e wykonywä operacje 16-bitowe indywidualnie. Wydajno¿¿ w tym trybie jest lepsza dzi¿ki równoleg¿emu wykonywaniu instrukcji w obu rdzeniach, ale kosztem powierzchni. W trybie 2 oba rdzenie przetwarzaj¿ce s¿ po¿¿czone i dziäaj¿ jak jedna jednostka przetwarzaj¿ca o du¿ej szeroko¿ci danych, tzn. mog¿ wykonywä operacje 32-bitowe. Aby zrealizowä ten tryb, konieczna jest dodatkowa komunikacja mi¿dzy rdzeniami. Tryb ten mo¿e si¿ dynamicznie zmieniä, dzi¿ki czemu procesor ten mo¿e zapewni¿ wielofunkcyjno¿¿ przy u¿yciu jednej konstrukcji. Projektowanie i weryfikacja procesora zostäy pomy¿lnie przeprowadzone przy u¿yciu j¿zyka Verilog na platformie Xilinx 14.1. Procesor zostä zweryfikowany zarówno w symulacji, jak i syntezie przy pomocy programów testowych.