Obwody cyfrowe wykorzystujące techniki redukcji mocy uplywu podprogowego

Liczne badania nad projektowaniem uk¿adów VLSI o niskim poborze mocy wzros¿y wraz z rosn¿cym zapotrzebowaniem na przeno¿ne urz¿dzenia elektroniczne. Ze wzgl¿du na zaawansowan¿ technologi¿ uk¿adów scalonych, minimalny rozmiar elementów obwodów VLSI stale si¿ zmniejsza. Producenci uk¿adów VLSI skutecznie wykorzystuj¿ zalety mo¿liwego zmniejszenia rozmiaru elementów poprzez skalowanie (zmniejszanie) istniej¿cych projektów uk¿adów VLSI, które s¿ w stanie zwi¿kszy¿ szybko¿¿ obwodu. Zmniejszenie geometrii tranzystora i liczba tranzystorów na pojedynczym chipie ro¿nie wyk¿adniczo; zarz¿dzanie energi¿ w projektowaniu VLSI stäo si¿ kluczowe. Wyciek podprogowy jest g¿ównym sk¿adnikiem wycieku mocy w obwodach VLSI. Wyciek ten nale¿y zmniejszy¿, aby moc by¿a obs¿ugiwana w lepszy sposób. Techniki takie jak CMOS, stos, u¿pienie i u¿pienie s¿ u¿ywane do kontrolowania wycieku podprogowego. Te efektywne techniki projektowania obwodów cyfrowych o niskim poborze mocy zmniejszaj¿ ogólne rozpraszanie mocy. Charakterystyki obwodów cyfrowych, takich jak inwerter, nand, nor, exclusive-or, pó¿ sumator i pó¿ odejmator s¿ analizowane i porównywane w ró¿nych technologiach, takich jak 45nm, 120nm, 180nm.