Ocena wydajno¿ci architektury 3D SRAM z wykorzystaniem wspó¿osiowych TSV

Uk¿adanie w stosy urz¿dze¿ logicznych i pami¿ciowych w technologii 3D ma zasadnicze znaczenie dla utrzymania tempa rozwoju zgodnie z prawem Moore'a. W integracji 3D urz¿dzenia pami¿ciowe mog¿ by¿ uk¿adane w stosy na procesorach. Architektura pami¿ci 3D oparta na TSV umo¿liwia ponowne wykorzystanie uk¿adów logicznych z wieloma warstwami pami¿ci. Konwencjonalna pami¿¿ 3D charakteryzuje si¿ nisk¿ pr¿dko¿ci¿, wysokim zu¿yciem energii i nisk¿ wydajno¿ci¿ z powodu du¿ego obci¿¿enia paso¿ytniczego TSV i zmienno¿ci PVT mi¿dzy warstwami. Aby przezwyci¿¿y¿ te ograniczenia, w niniejszym artykule przedstawiono fizyczny projekt architektury pó¿-master-slave (SMS) pami¿ci 3D SRAM, która zapewnia interfejs logiczny SRAM o stäym obci¿¿eniu w ró¿nych warstwach oraz wysok¿ tolerancj¿ na zmiany PVT mi¿dzy warstwami. Schemat SMS jest po¿¿czony z samoczynnie taktowanym ró¿nicowym TSV (STDT) wykorzystuj¿cym schemat ¿ledzenia obci¿¿enia TSV w celu uzyskania niewielkiego wahania napi¿cia TSV w celu st¿umienia obci¿¿enia mocy i pr¿dko¿ci komunikacji sygnäu mi¿dzywarstwowego TSV wynikaj¿cego z du¿ych obci¿¿e¿ paso¿ytniczych TSV w projektach UMCP ze skalowalnymi warstwami i szerokim IO. Zapewnia to uniwersaln¿ platform¿ pojemno¿ci pami¿ci.