Progettazione CMOS: Architettura di un contatore parallelo digitale CMOS che utilizza flip-flop a gate trasmissione (TG) come prescaler con divisione per N

Anziché ricorrere alle tradizionali tecnologie di progettazione dei contatori, è necessario un circuito logico decisionale per generare stati di conteggio prevedibili. Al fine di raggiungere un'elevata frequenza operativa, viene presentato un contatore parallelo ad alta velocità. Nel nostro lavoro la frequenza operativa del contatore viene variata utilizzando un'architettura di contatore parallelo basata su flip-flop a gate di trasmissione. La velocità operativa è migliorata grazie alla riduzione del ritardo del percorso critico, mentre il basso consumo energetico è dovuto al minor numero di interconnessioni. Il contatore può essere utilizzato come circuito divisore di frequenza. Ciascun flip-flop divide per due la frequenza di clock in ingresso. Per la generazione di diverse frequenze di clock, vengono progettate diverse strutture di contatore. La riduzione del numero di transistor ridurrà il numero di interconnessioni. L'uso dei gate di trasmissione riduce inoltre il numero di capacità parassite e la lunghezza delle interconnessioni, il che a sua volta riduce il ritardo di interconnessione e la dissipazione di potenza. In questo lavoro la struttura del contatore è composta da tre semplici moduli logici CMOS.