Projekt routera dla architektur sieciowych opartych na uk¿adach 3D typu "single-chip"

Globalne po¿¿czenia stanowi¿ obecnie problem przy projektowaniu wysokowydajnych systemów wieloprocesorowych na chipie (MPSoC, ang. Multiprocessor System-on-Chip). Badacze zajmuj¿cy si¿ systemami wbudowanymi poszukuj¿ rozwi¿zä w zakresie architektur komunikacji wewn¿trzchipowej, charakteryzuj¿cych si¿ niskimi kosztami sprz¿towymi, wysok¿ niezawodno¿ci¿ i przewidywalno¿ci¿. Jednym z rozwäanych rozwi¿zä jest wykorzystanie sieci po¿¿cze¿ opartych na wymianie pakietów danych, zwanych równie¿ sieciami na chipie (NoC). W d¿u¿szej perspektywie mog¿oby to zapewni¿ rozwi¿zania w zakresie projektowania i wydajno¿ci, pozwalaj¿ce sprostä z¿o¿ono¿ci du¿ych uk¿adów scalonych. W¿änie w tym kontek¿cie wpisuje si¿ nasza praca. Chodzi bowiem o modelowanie, projektowanie i walidacj¿ routera z obs¿ug¿ QoS dla z góry zdefiniowanej architektury NoC 3D. Opracowano dwa modele tego routera. Jeden w j¿zyku VHDL na poziomie RTL (Register Transfer Level), a drugi w j¿zyku SystemC na poziomie TLM-T (Transaction Level Modeling with Time). Walidacja dziäania architektury routera zostäa przeprowadzona w sieci na chipie o topologii 3D-Mesh.