prozessvariationstolerante VLSI-Entwürfe: Äußerst robuste und CMOS-Entwürfe für dynamische Logik

Dynamische Gatter haben sich beim Entwurf von Hochleistungsmodulen in modernen Mikroprozessoren als hervorragende Wahl erwiesen. Die einzige Einschränkung dynamischer Gatter ist ihre im Vergleich zu Standard-CMOS-Gattern relativ geringe Rauschmarge. Traditionell wurde dieses Problem durch den Einsatz einer pMOS-Keeper-Schaltung gelöst, die den Leckstrom des Pull-down-nMOS-Netzwerks kompensiert. In früheren Technologieknoten konnte die Keeper-Schaltung die Zuverlässigkeit der dynamischen Gatter mit nur geringfügigen Leistungseinbußen verbessern. Die aggressive Skalierung der CMOS-Technologie sowie zunehmende Prozessschwankungen haben jedoch die Wirksamkeit des traditionellen Keeper-Ansatzes verringert. Dieses Problem ist bei dynamischen Gates mit breitem Fan-In aufgrund der großen Anzahl an leckenden nMOS-Bauelementen, die mit dem dynamischen Knoten verbunden sind, noch gravierender. In dieser Arbeit wird ein prozessvariationstolerantes dynamisches OR-Gate mit breitem Fan-In und zwei neuen Keeper-Designs vorgeschlagen, die in der Lage sind, die Konkurrenz zwischen dem Keeper und dem PDN zu verringern und somit die Verlustleistung und die Verzögerung zu reduzieren.