Skalowalne projekty VLSI w zaawansowanych w¿z¿ach technologicznych poni¿ej 7nm

We wspó¿czesnych projektach ASIC zarz¿dzanie przeci¿¿eniem obszarów po¿¿cze¿ (zag¿szczeniem) jest kluczowym wyzwaniem, gdy technologia przechodzi do coraz bardziej zaawansowanych w¿z¿ów (7nm, 5nm itd.) w celu uzyskania niezawodnych i energooszcz¿dnych uk¿adów VLSI. Przeci¿¿enie wyst¿puje, gdy w zlokalizowanych obszarach wyst¿puje nadmierna g¿sto¿¿ rozmieszczenia komórek lub wysokie zapotrzebowanie na trasowanie, co prowadzi do blokad routingu, zwi¿kszenia d¿ugo¿ci po¿¿cze¿ i trudno¿ci w domkni¿ciu timingu. Aby temu zaradzi¿, planowanie rozmieszczenia bloku (floorplanning) uwzgl¿dniaj¿ce zag¿szczenie okazäo si¿ kluczow¿ strategi¿, bior¿c¿ pod uwag¿ wst¿pny plan uk¿adu na pocz¿tku cyklu projektowego w odniesieniu do zasobów routingu i rozmieszczenia. Niniejsza praca skupia si¿ na skalowalnych metodach floorplanningu uwzgl¿dniaj¿cych zag¿szczenie, dostosowanych do projektowania uk¿adów ASIC w zaawansowanych w¿z¿ach technologicznych. Badane s¿ techniki takie jak optymalizacja rozmieszczenia makr/bloków, dystrybucja wolnej przestrzeni, wczesna szacunkowa ocena zag¿szczenia oraz planowanie dost¿pu do pinów w celu redukcji punktów zapalnych. Dzi¿ki integracji analizy zag¿szczenia na etapie floorplanningu, projektanci mog¿ zmniejszy¿ z¿o¿ono¿¿ routingu, zminimalizowä iteracje projektowe i poprawi¿ ogóln¿ jako¿¿ wyników (QoR). Podej¿cie to gwarantuje, ¿e projekty VLSI s¿ skalowalne i routowalne, zapewniaj¿c realizacj¿ celów wydajno¿ciowych i produkcyjnych na poziomie g¿¿bokiego podm