Verilog HDL per hardware di IA: Progettazione un motore MAC l'accelerazione delle reti neurali

La rapida crescita dell'Intelligenza Artificiale (IA), delle Reti Neurali Artificiali (ANN) e delle Reti Neurali Profonde (DNN) ha generato una forte domanda di acceleratori hardware ad alte prestazioni, a basso consumo energetico ed efficienti. Le moderne applicazioni delle reti neurali comportano un gran numero di operazioni computazionali, in cui l'unità di moltiplicazione-accumulazione (MAC) svolge un ruolo fondamentale nell'esecuzione dei processi di moltiplicazione e accumulazione. Poiché le operazioni MAC dominano i calcoli delle reti neurali, l'ottimizzazione dell'architettura MAC migliora direttamente le prestazioni complessive degli acceleratori di IA. Questo libro presenta la progettazione e l'implementazione su FPGA di un'architettura MAC in pipeline ad alta velocità ed efficiente in termini di area per l'accelerazione delle reti neurali utilizzando il linguaggio Verilog HDL. L'architettura proposta integra un moltiplicatore Vedic per la generazione veloce e parallela di prodotti parziali e un sommatore con selezione del riporto della radice quadrata (SQRT-CSLA) basato su un convertitore da binario a Excess-1 (BEC) per un accumulo efficiente. Questo lavoro è rivolto a studenti, ricercatori, progettisti di FPGA e professionisti del settore VLSI interessati allo sviluppo di soluzioni hardware efficienti per le applicazioni di IA e deep learning di prossima generazione.