Design de VLSI escalável em nós tecnológicos avançados abaixo 7nm

Nos designs ASIC modernos, a gestão do congestionamento é um desafio crítico quando a tecnologia avança para nós mais reduzidos (7nm, 5nm, etc.) com o intuito de alcançar projetos VLSI robustos e eficientes do ponto de vista energético. O congestionamento ocorre quando existe uma densidade excessiva de colocação de células ou uma elevada procura de encaminhamento (routing) em áreas localizadas, levando a bloqueios de encaminhamento, ao aumento do comprimento dos condutores e a dificuldades no fecho de temporização (timing closure). Para mitigar este problema, o planeamento de área (floorplanning) consciente do congestionamento provou ser uma estratégia essencial, tendo em conta o plano de distribuição inicial no começo do ciclo de design relativamente aos recursos de encaminhamento e colocação. Este trabalho foca-se em métodos escaláveis de floorplanning conscientes do congestionamento, adaptados para o design ASIC em nós tecnológicos avançados. Examinam-se técnicas como a colocação otimizada de macros/blocos, a distribuição de espaços em branco, a estimativa precoce de congestionamento e o planeamento do acesso a pinos para reduzir os pontos críticos. Ao integrar a análise de congestionamento na fase de floorplanning, os projetistas podem reduzir a complexidade do encaminhamento, minimizar as iterações de design e melhorar a qualidade geral dos resultados (QoR). Esta abordagem garante que os projetos VLSI sejam escaláveis e encaminháveis, assegurando o cumprimento dos objeti