Skalierbare VLSI-Designs in fortgeschrittenen Technologieknoten unter 7nm

In modernen ASIC-Designs ist das Überlastungsmanagement eine kritische Herausforderung, wenn Technologien zu fortschrittlicheren Knoten (7nm, 5nm usw.) übergehen, um robuste und energieeffiziente VLSI-Designs zu erreichen. Eine Überlastung tritt auf, wenn in lokalisierten Bereichen eine übermäßige Zellplatzierungsdichte oder Routing-Nachfrage vorhanden ist, was zu Routing-Blockaden, vergrößerter Drahtlänge und erschwertem Timing-Closure führt. Um dies zu verbessern, hat sich ein überlastungsbewusstes Floorplanning als wichtige Strategie erwiesen, die den anfänglichen Layout-Plan zu Beginn des Entwurfszyklus im Hinblick auf Routing- und Platzierungsressourcen berücksichtigt. Diese Arbeit konzentriert sich auf skalierbare, überlastungsbewusste Floorplanning-Methoden für ASIC-Designs in fortgeschrittenen Technologieknoten. Es werden Techniken wie optimierte Makro-/Blockplatzierung, Verteilung von Freiflächen, frühzeitige Überlastungsschätzung und Pin-Zugriffsplanung zur Reduzierung von Hotspots untersucht. Durch die Integration der Überlastungsanalyse in die Floorplanning-Ebene können Entwickler die Routing-Komplexität reduzieren, Design-Iterationen minimieren und die Gesamtmengen der Ergebnisqualität (QoR) verbessern. Dieser Ansatz stellt sicher, dass VLSI-Designs skalierbar und routbar sind, wodurch Leistungs- und Ertragsziele im tiefen Submikron-Bereich gewährleistet werden.