J¿zyk Verilog HDL dla sprz¿tu SI: Projektowanie silnika MAC do przyspieszania sieci neuronowych

Szybki rozwój sztucznej inteligencji (AI), sztucznych sieci neuronowych (ANN) oraz g¿¿bokich sieci neuronowych (DNN) spowodowä du¿e zapotrzebowanie na wysokowydajne, energooszcz¿dne i wydajne akceleratory sprz¿towe. Wspó¿czesne aplikacje sieci neuronowych wymagaj¿ wykonania ogromnej liczby operacji obliczeniowych, w których jednostka mno¿enia i akumulacji (MAC) odgrywa kluczow¿ rol¿ w przeprowadzaniu procesów mno¿enia i akumulacji. Poniewä operacje MAC dominuj¿ w obliczeniach sieci neuronowych, optymalizacja architektury MAC bezpo¿rednio poprawia ogóln¿ wydajno¿¿ akceleratorów AI. Niniejsza ksi¿¿ka przedstawia projekt i implementacj¿ w uk¿adzie FPGA szybkiej i oszcz¿dzaj¿cej powierzchni¿ architektury MAC z potokiem, przeznaczonej do akceleracji sieci neuronowych z wykorzystaniem j¿zyka Verilog HDL. Proponowana architektura integruje mno¿nik Vedic do szybkiego równoleg¿ego generowania iloczynów cz¿stkowych oraz sumark¿ z selekcj¿ przeniesienia pierwiastka kwadratowego (SQRT-CSLA) opart¿ na konwerterze binarnym na nadmiarowy 1 (BEC) w celu wydajnej akumulacji. Niniejsza praca jest przeznaczona dla studentów, naukowców, projektantów uk¿adów FPGA oraz specjalistów z dziedziny VLSI zainteresowanych opracowywaniem wydajnych rozwi¿zä sprz¿towych dla aplikacji sztucznej inteligencji i g¿¿bokiego uczenia si¿ nowej generacji.