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Progettazione CMOS di un moltiplicatore ad albero mediante tecnologia VLSI a basso consumo e sommatore completo

Name: Progettazione CMOS di un moltiplicatore ad albero mediante tecnologia VLSI a basso consumo e sommatore completo
Brand: Edizioni Sapienza
SKU: ed5ec614ae0cd05892fb8eb673f8967c

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Bol Viene presentata una modifica alla riduzione di Wallace che garantisce che il ritardo sia lo stesso di quello della riduzione di Wallace convenzionale. Il metodo di riduzione modificato riduce notevolmente il numero di semiaddizionatori, consentendo di realizzare implementazioni con l'80% in meno di semiaddizionatori rispetto ai moltiplicatori di Wallace standard, con un aumento molto lieve del numero di addizionatori completi. Nel caso del CMOS, l'aggiunta di un singolo ingresso aumenta il numero di dispositivi di 2 e quindi aumenta il ritardo di propagazione. Sono stati sviluppati nuovi stili logici per ridurre al minimo il ritardo di propagazione e l'area del chip.

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Viene presentata una modifica alla riduzione di Wallace che garantisce che il ritardo sia lo stesso di quello della riduzione di Wallace convenzionale. Il metodo di riduzione modificato riduce notevolmente il numero di semiaddizionatori, consentendo di realizzare implementazioni con l'80% in meno di semiaddizionatori rispetto ai moltiplicatori di Wallace standard, con un aumento molto lieve del numero di addizionatori completi. Nel caso del CMOS, l'aggiunta di un singolo ingresso aumenta il numero di dispositivi di 2 e quindi aumenta il ritardo di propagazione. Sono stati sviluppati nuovi stili logici per ridurre al minimo il ritardo di propagazione e l'area del chip.

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