Progettazione di un moltiplicatore vedico a basso consumo energetico sensibile alle variazioni PVT per DSP su FPGA

Con la rapida espansione dei settori delle comunicazioni e dell'elaborazione dei segnali, la domanda di moltiplicatori è in costante e rapido aumento. Per i ricercatori, lo sviluppo di moltiplicatori ad alta velocità ed efficienti dal punto di vista energetico rappresenta una questione di primaria importanza. Si prevede che la riduzione del consumo energetico e del ritardo dei circuiti moltiplicatori causerà una rivoluzione nel campo dell'elettronica e delle comunicazioni. Le prestazioni del sistema sono generalmente determinate dalle prestazioni del moltiplicatore, poiché quest'ultimo è solitamente l'elemento più lento del sistema. Pertanto, l'ottimizzazione della velocità e del consumo energetico del moltiplicatore rappresenta una questione fondamentale nella progettazione. C'è bisogno di sviluppare moltiplicatori ad alta velocità e a basso consumo per gli algoritmi di elaborazione dei segnali digitali. Da ricerche precedenti, si è concluso che i moltiplicatori vedici sono più efficienti di quelli convenzionali. In questo lavoro, è stato proposto un moltiplicatore vedico a basso consumo.