Progettazioni VLSI scalabili in nodi tecnologici avanzati al di sotto dei 7nm

Nelle moderne progettazioni ASIC, la gestione della congestione è una sfida critica quando la tecnologia si riduce verso nodi più avanzati (7nm, 5nm, ecc.) per ottenere progetti VLSI robusti ed efficienti dal punto di vista energetico. La congestione si verifica quando è presente un'eccesiva densità di posizionamento delle celle o un'elevata domanda di routing in aree localizzate, portando a blocchi di instradamento, allungamento dei cavi e difficoltà nella chiusura dei tempi (timing closure). Per ovviare a ciò, il floorplanning consapevole della congestione si è dimostrato una strategia fondamentale, prendendo in considerazione il piano di layout iniziale all'inizio del ciclo di progettazione rispetto alle risorse di routing e posizionamento. Questo studio si concentra su metodi di floorplanning scalabili e consapevoli della congestione personalizzati per la progettazione ASIC in nodi tecnologici avanzati. Esamina tecniche come il posizionamento ottimizzato di macro/blocchi, la distribuzione degli spazi vuoti, la stima precoce della congestione e la pianificazione dell'accesso ai pin per ridurre i punti critici. Integrando l'analisi della congestione a livello di floorplanning, i progettisti possono ridurre la complessità del routing, minimizzare le iterazioni di progettazione e migliorare la qualità complessiva dei risultati (QoR). Questo approccio assicura che i progetti VLSI siano scalabili e instradabili, garantendo gli obiettivi di prestazioni e resa a livello submicron