Verilog HDL pour le matériel d'IA: Conception d'un moteur MAC l'accélération des réseaux neuronaux

L'essor rapide de l'intelligence artificielle (IA), des réseaux neuronaux artificiels (RNA) et des réseaux neuronaux profonds (RNP) a engendré une forte demande en accélérateurs matériels hautement performants, à faible consommation et efficaces. Les applications modernes de réseaux neuronaux impliquent un grand nombre d'opérations de calcul, dans lesquelles l'unité de multiplication-accumulation (MAC) joue un rôle essentiel dans l'exécution des processus de multiplication et d'accumulation. Les opérations MAC étant prédominantes dans les calculs neuronaux, l'optimisation de l'architecture MAC améliore directement les performances globales des accélérateurs d'IA. Cet ouvrage présente la conception et la mise en ¿uvre sur FPGA d'une architecture MAC en pipeline, à la fois rapide et économe en surface, destinée à l'accélération des réseaux neuronaux à l'aide du langage Verilog HDL. L'architecture proposée intègre un multiplicateur Vedic pour la génération rapide et parallèle de produits partiels, ainsi qu'un additionneur à sélection de report de racine carrée (SQRT-CSLA) basé sur un convertisseur binaire vers excès-1 (BEC) pour une accumulation efficace. Cet ouvrage s'adresse aux étudiants, chercheurs, concepteurs de FPGA et professionnels du VLSI intéressés par le développement de solutions matérielles efficaces pour les applications d'IA et d'apprentissage profond de nouvelle génération.